在IEEE国际电路与系统研讨会（ISCAS 2026）上，华为半导体业务部总裁何庭波发表了题为《半导体新路径探索与实践》的主旨演讲，正式提出名为“韬（τ）定律”的半导体演进新原则。这一理论以“时间缩微”取代传统的“几何缩微”，为行业开辟了全新的发展方向。该消息一经公布，立即在半导体领域引发广泛关注。
何庭波在演讲中指出，过去六十年，摩尔定律通过几何尺寸的持续缩小推动了半导体技术的进步。然而，随着单纯尺寸缩小带来的收益逐渐趋缓，这一行业“金科玉律”正面临挑战。当前，领先节点的单芯片设计预算已突破十亿美元，单位晶体管成本也停止下降。在此背景下，华为提出以时间常数τ为核心的“韬定律”，试图通过优化系统响应时间而非物理尺寸，重新定义半导体技术的发展路径。
根据华为提交至中国科学院科技论文预发布平台的论文《A Time Scaling Theory for Multi-Layer Electronic Systems》，“韬定律”将单一特征时间常数τ作为跨越十二个数量级的统一优化目标，涵盖从单个晶体管开关到数据中心工作负载的整个计算栈。这一理论通过构建器件、电路、芯片、系统四层的协同优化体系，实现了从物理底层到系统架构的全面突破。例如，在器件层，通过优化晶体管电阻和寄生电容压缩时间常数；在电路层，引入“逻辑折叠”技术缩短信号传播距离；在芯片层，采用全栈软硬芯协同设计；在系统层，通过内存语义统一总线架构和近封装光学I/O重构互联协议。
何庭波团队用城市规划的比喻解释这一理论：传统摩尔定律如同不断缩小房屋面积以容纳更多人口，而“韬定律”则通过优化道路布局、减少绕行、建设立交桥来提升整体效率。这种思路的转变，为半导体技术发展提供了全新的视角。
“韬定律”并非停留在理论层面。华为过去六年已基于这一思路设计并量产了381款芯片，覆盖通信、计算、终端和车载等多个领域。论文披露了两项关键验证成果：一款移动SoC通过逻辑折叠技术，在固定器件节点下实现了晶体管密度55%的提升和功耗效率41%的优化；在AI系统方面，由内存语义统一总线、近封装光学I/O和边到面3D折叠技术组成的协同设计栈，预计到2035年可实现硬件集成度超过100倍的增长。
即将于2026年秋季发布的麒麟芯片，是逻辑折叠技术的首次完整应用。量测数据显示，该芯片在固定工艺节点下，晶体管密度从每平方毫米155兆颗跃升至238兆颗，增幅达55%；性能核功耗效率提升41%，最高主频提升近13%，CPU主核频率恢复至3.1GHz。SRAM工作频率提升超过40%，时钟缓冲数量减少逾50%，时钟偏斜降低25%。华为表示，这一实现版本“刻意保守”，预计到2031年，高端芯片晶体管密度可达每平方毫米400兆颗，对标1.4纳米制程水平。
在AI加速器领域，昇腾990计划于2030年前后引入逻辑折叠技术，配合近封装光学I/O等技术，预计到2035年硬件集成度将增长100倍以上。这些进展表明，“韬定律”不仅适用于通用计算芯片，也为专用加速器的发展提供了新方向。
IEEE国际电路与系统研讨会是全球电路与系统领域研究者的首要论坛，此次ISCAS 2026以“迈向智能社会的电路与系统”为主题，聚焦电路、系统与人工智能的交叉创新。“韬定律”的提出，标志着中国半导体产业从技术跟随迈向理论引领的重要一步。传统半导体产业过度依赖前道制造环节，而“韬定律”将价值重心分散到封装、互连、存储和系统架构等领域，为难以获取最先进光刻设备的机构提供了另一条发展路径。
随着“韬定律”的推广，芯片竞争的逻辑正从单一工艺节点追赶转向系统级架构创新。企业可能不再一味追求最先进工艺，而是转向“成熟工艺+系统级创新”的综合能力竞争。这一转变将重塑产业链价值分配，封装、互连和EDA工具等环节的重要性显著提升，晶圆代工领域的龙头效应可能被削弱，更多设计公司和系统厂商将通过架构创新参与竞争。在当前全球半导体封锁不断升级的背景下，“韬定律”的提出展现了通过理论创新突破物理限制的务实智慧。
