负责制定PCIe及相关标准的权威组织PCI-SIG，近日对外公布了PCIe 8.0规格的0.5版草案。这一版本已明确了核心概念与主要运行机制，覆盖了电气、逻辑、兼容性以及软件架构等多个层面。PCI-SIG的成员企业现已能够基于该草案开展原型开发工作，并提交最终的设计提案。
根据0.5版草案的详细规范，PCIe 8.0将保持256 GT/s的高速传输速率，并采用先进的PAM4信号技术。同时，该版本还引入了前向错误修正（FEC）机制，使用Flit Mode编码方式，并进行了提升频宽效率的协议优化。PCIe 8.0还确保了与前代版本的向下兼容性，并计划采用正在评估中的新型连接器技术。
PCI-SIG公布的带宽数据显示，PCIe 8.0将显著提升数据传输速度。具体而言，x16链路的传输速度将高达1TB/s，而x4链路也能达到256GB/s。这一巨大的I/O带宽提升，对于未来的加速器、网卡、固态硬盘以及与CXL相关的平台设计而言，无疑将带来革命性的影响。
然而，由于0.5版草案并非最终定稿，因此部分参数和协议优化仍有可能根据实际需求进行进一步调整。尽管如此，AMD、英特尔、英伟达等大型硬件厂商以及IP与PHY供应商，已经基于该草案开始了早期原型设计与架构的开发工作。虽然仍需预留一定的规格变动空间，但整体规格已经成熟到足以正式启动研发工作。
值得注意的是，PCI-SIG还在持续评估新型连接器技术，这暗示着现有的铜线实体层技术可能已经逐渐逼近其性能极限。在PCIe 5.0与PCIe 6.0时代，信号损耗、串扰与反射等问题就已经成为制约性能提升的重大挑战。而到了PCIe 8.0的256 GT/s传输速度下，这些问题可能会进一步加剧。
面对这一挑战，传统的PCIe插槽与主板走线可能无法在可接受的功耗与延迟下维持良好的信号完整性。因此，PCI-SIG可能会考虑重新设计PCIe插槽，例如采用更高级的材料、更严格的公差控制，或者再次缩短电气传输路径，并增加redriver数量以维持信号质量。尽管如此，由于PCI-SIG仍希望保持与前代版本的向下兼容性，因此预计不会在连接器层面进行过于激进的大规模改版。据悉，PCIe 8.0标准预计将于2028年完成最终正式定案。
