在北美举办的技术研讨会上，台积电披露了其SoIC 3D堆叠技术的最新演进路线，明确规划了未来数年的技术突破方向。该技术通过垂直堆叠芯片实现系统级集成，被视为推动高性能计算与AI芯片发展的关键突破口。
SoIC（System on Integrated Chips）技术采用混合键合工艺，使芯片间直接通过金属层互联，无需依赖传统硅通孔（TSV）技术。这种设计显著缩短了信号传输路径，功耗降低的同时延迟大幅减少。根据技术路线图，台积电计划将现有6微米互连间距持续压缩，目标在2029年实现4.5微米的行业领先水平。
该技术包含两种主要堆叠模式：背对背（F2B）与面对面（F2F）。F2B模式因信号需穿越底层TSV和多层金属结构，导致互连密度受限在1500个/平方毫米，且功耗与延迟较高。而F2F模式通过铜混合键合技术直接连接金属层，互连密度跃升至14000个/平方毫米，性能表现接近单芯片内部通信水平。
技术迭代进程显示，台积电2023年已实现9微米间距的量产能力，支撑了AMD Instinct MI300系列等产品的落地。2025年将推进至6微米间距，并逐步向2029年的4.5微米目标迈进。值得注意的是，初代SoIC仅支持F2B模式，而后续演进将重点突破F2F模式的工艺挑战。
实际应用层面，富士通Monaka数据中心处理器成为SoIC技术的标杆案例。这款搭载144个Armv9核心的CPU，通过F2F模式将采用N2工艺的计算模块与N5工艺的SRAM芯片垂直集成，在保持高性能的同时实现了存储与计算的紧密耦合。这种架构创新为未来异构计算提供了重要参考范式。
